許多通訊系統、量測儀器和訊號擷取系統，需要同時透過多個類比數位轉換器(ADC)對類比輸入訊號進行採樣。由於這些輸入訊號各自有不同的延遲，所以必須對輸入的採樣資料做同步處理。為滿足低電壓數位訊號(LVDS)和並行輸出ADC的需要，延遲不一致的問題，對系統設計人員而言是一個難題。
最新的JEDEC介面標準JESD204B提供一個方法，透過一個或多個差分訊號發送高速串列資料，例如發送ADC的輸出。JESD204B規範本身具有實現通道間粗調對齊(Alignment)的功能。資料分割為幀並持續發送至接收器。透過使用系統參考事件訊號(SYSREF)，JESD204B Subclass 1介面支援多個串列通道鏈路或多個ADC的資料對齊至SYSREF，以便同步發射器和接收器的內部幀時脈。這使得採用JESD204B鏈路的設備具有延遲性。 但是，為了讓採樣同步達到徹底的時序收斂(Timing Closure)，仍然有許多挑戰等待系統設計人員解決，如PCB布局考量、時脈匹配和產生SYSREF以滿足時序、SYSREF的週期性以及數位FIFO延遲的要求。
設備時脈和SYSREF訊號產生方式
設計師必須決定設備時脈和SYSREF訊號如何產生，以及如何在系統中分配。理想狀態下，設備時脈和SYSREF應具有相同的擺幅和位準偏移，以防止在元件接腳端導入既有的延遲。
SYSREF既可作為系統啟動時候所需的單次觸發，也可作為任意時刻需要同步時即可發生的重複訊號。需要將時脈和SYSREF訊號的最大偏斜納入考慮範圍，並仔細布局PCB，以滿足整個電路板、連接器、背板和多種元件對於建立和保持時間的要求。最後，應將JESD204B發射器/接收器內部的數位FIFO，以及訊號跨時脈域傳輸所造成的既有延遲計算在內，並在後台資料處理中消除。
系統時脈可由晶振、VCO和時脈發生，或時脈分配晶片產生。雖然特定的系統性能將決定對時脈的需求，但必須使用多個同步ADC來產生/輸入時脈源同步的SYSREF訊號，使得時脈源的選擇成為重要的考慮因素，因為要能夠透過已知時脈邊緣在特定的時間點上鎖存這一系統參考事件。若SYSREF訊號和時脈未鎖相，則無法達到這樣的效果。
可使用FPGA為系統提供SYSREF事件。然而，除非FPGA也同步發送到ADC的主時脈，否則FPGA發出的SYSREF訊號很難對齊主時脈相位。另一種方法是由時脈發生或時脈分配晶片提供SYSREF訊號，可透過發送至整個系統的訊號相位，同步至多個時脈。採用此方法，則SYSREF時間根據系統需要，既可以是啟動時的一次性事件，也可以是重複訊號。
只要確定性延遲在整個系統的ADC和FPGA內保持恆定，則可能不需要額外的SYSREF脈衝，除非為了協助產生特定的系統資料。因此，用於時脈對齊的週期性SYSREF脈衝可忽略或過濾掉，直到同步丟失。可只標示SYSREF發生過，但不重置JESD204B鏈路。
滿足SYSREF時序要求
為了初始化ADC通道確定的起始點，系統工程師必須滿足分布在系統中的SYSREF的時序要求，這表示必須支援和時脈相關的建立和保持時間。只要能夠滿足到達第一個所需時脈的建立時間要求，使用跨越多個時脈週期、相對較長的SYSREF脈衝，可用於滿足保持時間的需要。此外，必須格外注意PCB的布局，保證系統中時脈和SYSREF布線長度匹配，使偏斜較小，這可能是獲得通道間同步採樣處理結果中最困難的部分。隨著ADC編碼時脈速率的增加以及多電路板系統越發複雜，這個過程還將變得更困難。
圖1 AD9250、AD9525和FPGA示意圖
系統工程師必須確定知道電路板元件之間，以及連接器上SYSREF至時脈的偏斜。任何殘餘的元件間，數位和時脈偏斜延遲都必須在FPGA或ASIC內有效歸零。後續處理可能改變ADC的採樣順序並進行任何必要的重新調整，以便為資料的進一步同步處理作準備。
在後台FPGA或ASIC中，可透過延遲最快的資料採樣和發射器延遲，使其與最慢的資料採樣對齊，以完成元件間採樣偏斜的校正。對於複雜的系統，這可能需要用到多個FPGA或ASIC，每個元件都需要了解其元件間總採樣延遲，以便用於最終的對齊。透過在JESD204B接收器中，採用合適的緩衝器延遲來因應每個特定的發射器延遲，元件間的採樣偏斜便可在整個系統中與已知確定值對齊。
有廠商如ADI，推出一款250MSPS、14位元、雙通道的ADC，其可在Subclass 1的建置中支援JESD204B介面。該子類支援採用SYSREF事件訊號的ADC採樣同步。此外，該公司亦推出低抖動時脈產生器，不僅提供7個達3.1GHz的時脈輸出，還可根據使用者配置同步SYSREF輸出訊號。這兩款產品與ADI的可選扇出緩衝器產品組合使用，可同步與對齊多個發送至FPGA或ASIC處理的ADC資料。
(本文作者為ADI應用工程師)